تصميم وتقييم أداء الدوائر المتوازية لحساب المتتابعات فى وجود عقد تشغيل خاطئة
Title Analysis and Design of Parallel Prefix Circuits with Faulty Nodes
الباحث الرئيس حاتم محمود السيد البغدادي
الباحثون المشاركون
التخصص: علوم الحاسب
التخصص الدقيق: الحاسبات و الخوارزميات المتوازية
المستخلص: دوائر البادئة المتوازية هي دوائر تولد حساب البادئة لمدخل معين. يستخدم حساب البادئة على نطاق واسع في دوائر الأجهزة. يحتوي تطبيق Prefix computation على تطبيقاته الواسعة في التشفير ، ودوائر الجمع السريعة، وما إلى ذلك. ويمكن لأي دائرة تحتوي على دوائر جمع كأحد مكوناتها الاستفادة من هذا الحساب. دوائر البادئة المقترحة في السابق تختلف في أدائها وتكلفتها وحجمها. عادةً ما تستخدم معظم الدوائر عقد التشغيل مع وجود 2 دخل / 2 خرج. يعتمد تصنيف الدوائر البادئة على عرض الدائرة: الدوائر ذات العرض المساوي للإدخال ، والدوائر ذات العرض الأقل من الإدخال. في هذا البحث ، نقوم أولاً بإجراء تحليل لفئتين مهمتين من دوائر البادئة المتوازية. تؤدي الفئة الأولى أداءً جيدًا عندما كون حجم الدخال بنفس عرض الدائرة. أداء الفئة الثانية يكون جيدًا عندما يكون عرض الدائرة أكبر من عرض الدائرة. نقوم بتحليل الفئتين في حالة وجود العقد الخاطئة. نقوم بتقدير عقوبة الوقت وعدد العقد الخاملة عندما تتعطل العقدة في موقع معين في الدائرة. ثم بناءًا على التحليل ، نقترح تصاميم جديدة يمكنها التعامل مع العقد المعيبة بشكل أفضل. أخيرًا ، نقوم بمحاكاة الدوائر الموجودة على FPGAs لتقييم أدائها عند وجود عقد خاطئة.
Abstract: Parallel prefix circuits are circuits that generate the prefix computation of a given input. The prefix computation is used extensively in hardware circuits. Prefix computation has its wide applications in cryptography, fast adders, etc. Any hardware circuit that have adders as one of its components could benefit from such computation. Prefix circuits proposed in literature differ in their performance, cost and size. Usually most circuits use operation nodes with fan-in/fan-out of 2. One classification of prefix circuits is dependent on the width of the circuit: circuits with width equal to the input, and circuits with width less than the input. In this paper, we first perform an analysis of two important classes of parallel prefix circuits. The first class performs well when the input size is of the same width as the circuit. The second class performs well when the width of the circuit is greater than the circuit width. We analyze the two classes in case of existence of faulty nodes. We estimate the time penalty and the number of idle nodes when a node in a certain location in the circuit goes faulty. Then based on the analysis, we propose new designs that can better handle faulty nodes. Finally, we simulate the circuits on FPGAs to assess their performance with faulty nodes.
الحالة: محكم ومنشور
جهة التحكيم: International Journal of Computer Science and Network Security